[로이슈 심준보 기자] SK하이닉스가 일본 교토에서 8일부터 12일까지 진행되는 IEEE VLSI 심포지엄 2025에서 차세대 D램 기술 로드맵을 공식 발표했다.

IEEE VLSI(Institute of Electrical and Electronics Engineers Very Large Scale Integration) 심포지엄은 반도체 회로 및 공정 기술 분야에서 세계 최고 권위를 인정받는 학술대회로, 매년 미국과 일본에서 번갈아 개최됨. 차세대 반도체, AI 칩, 메모리, 패키징 등 최첨단 연구 성과가 발표된다.

SK하이닉스 차선용 미래기술연구원장(CTO, Chief Technology Officer)은 10일 행사 3일차 기조연설에서 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도(Driving Innovation in DRAM Technology: Towards a Sustainable Future)’를 주제로 발표를 진행했다.

차 CTO는 "현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다"며, "이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F² VG 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다"고 밝혔다.

4F² VG 플랫폼은 D램의 셀 면적(Cell area)을 최소화하고 수직 게이트(Gate) 구조를 통해 고집적, 고속, 저전력 D램 구현을 가능하게 하는 차세대 메모리 기술이다.

차 CTO는 4F² VG와 함께 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. 업계에서는 이 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 관측이 있지만, 회사는 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠다는 방침을 밝혔다.

심준보 로이슈(lawissue) 기자 sjb@rawissue.co.kr